KR102189804B1 - stacked electronic component and circuit board for mounting the same - Google Patents

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Abstract

본 발명은 적층 전자부품 및 그 실장 기판에 관한 것으로, 본 발명은 제1 커패시터 바디와 상기 제1 커패시터 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 제1 커패시터; 제2 커패시터 바디와 상기 제2 커패시터 바디의 외측에 배치된 제3 및 제4 외부전극을 포함하며, 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터; 를 포함하고, 상기 제1 및 제3 외부전극은 상기 제1 외부전극의 하면으로부터 상기 제3 외부전극의 상면까지를 둘러 감는 제1 금속단자에 의해 연결되고, 상기 제2 및 제4 외부전극은 상기 제2 외부전극의 하면으로부터 상기 제4 외부전극의 상면까지를 둘러 감는 제2 금속단자에 의해 연결되는 적층 전자부품 및 그 실장 기판을 제공한다.The present invention relates to a multilayer electronic component and a mounting board thereof. The present invention relates to a first capacitor including a first capacitor body and first and second external electrodes disposed outside the first capacitor body; A second capacitor comprising a second capacitor body and third and fourth external electrodes disposed outside the second capacitor body and electrically connected to the first capacitor; Including, wherein the first and third external electrodes are connected by a first metal terminal wound around the lower surface of the first external electrode to the upper surface of the third external electrode, and the second and fourth external electrodes are A multilayer electronic component connected by a second metal terminal wound around a lower surface of the second external electrode to an upper surface of the fourth external electrode and a mounting substrate therefor is provided.

Description

적층 전자부품 및 적층 전자부품 실장 기판{stacked electronic component and circuit board for mounting the same}Stacked electronic component and circuit board for mounting the same}

본 발명은 적층 전자부품 및 적층 전자부품이 실장된 실장 기판에 관한 것이다.The present invention relates to a multilayer electronic component and a mounting board on which the multilayer electronic component is mounted.

커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.Electronic components using ceramic materials such as capacitors, inductors, piezoelectric elements, varistors or thermistors have a ceramic body made of ceramic material, internal electrodes formed inside the body, and external electrodes installed on the surface of the ceramic body to be connected to the internal electrodes. .

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.Among ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed opposite to each other with one dielectric layer therebetween, and external electrodes electrically connected to the internal electrodes.

적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.Multilayer ceramic capacitors have the advantage of being small, high-capacity guaranteed, and easy mounting.

적층 세라믹 커패시터를 2 이상 적층하는 적층 전자부품의 경우, 적층 세라믹 커패시터를 적층 및 결합하는 과정에서 용량과 무관한 부피증가가 발생할 수 있다.In the case of a multilayer electronic component in which two or more multilayer ceramic capacitors are stacked, a volume increase regardless of capacity may occur during the process of stacking and combining the multilayer ceramic capacitors.

또한, 적층 세라믹 커패시터를 포함하는 전자부품의 경우 등가직렬인덕턴스(Equivalent Series Inductance, ESL) 값이 문제될 수 있는데, 용도에 따라 등가직렬인덕턴스가 낮은 전자부품이 요구되고 있다.In addition, in the case of an electronic component including a multilayer ceramic capacitor, an equivalent series inductance (ESL) value may be a problem, and an electronic component having a low equivalent series inductance is required depending on the application.

또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다. In addition, the multilayer ceramic capacitor is usefully used as a bypass capacitor disposed in the power circuit of the LSI, and in order to function as such a bypass capacitor, the multilayer ceramic capacitor must be able to effectively remove high frequency noise. This demand is increasing further in accordance with the high frequency trend of electronic devices. The multilayer ceramic capacitor used as the bypass capacitor is electrically connected to a mounting pad on a circuit board through soldering, and the mounting pad may be connected to other external circuits through a wiring pattern or a conductive via on the board.

일본 공개 특허공보 제2000-306769호Japanese Laid-Open Patent Publication No. 2000-306769

본 발명은 등가직렬인덕턴스를 저감한 적층 전자부품 및 그 실장 기판을 제공하고자 한다.An object of the present invention is to provide a multilayer electronic component with reduced equivalent serial inductance and a mounting board therefor.

상기 과제를 해결하기 위하여, 본 발명의 일 실시형태에 따른 적층 전자부품은 제1 커패시터 바디와 상기 제1 커패시터 바디의 외측에 배치되는 제1 및 제2 외부전극을 포함하는 제1 커패시터; 상기 제1 커패시터와 전기적으로 연결되면서 제2 커패시터커패시터 바디와 상기 제2 커패시터커패시터 바디의 외측에 배치되는 제3 및 제4 외부전극을 포함하는 제2 커패시터; 상기 제1 외부전극의 하면으로부터 상기 제3 외부전극의 상면까지를 둘러 감아, 상기 제1 및 제2 커패시터를 연결하는 제1 금속단자; 및 상기 제2 외부전극의 하면으로부터 상기 제4 외부전극의 상면까지를 둘러 감아, 상기 제1 및 제2 커패시터를 연결하는 제2 금속단자; 를 포함하는 적층 전자부품이다.In order to solve the above problems, a multilayer electronic component according to an embodiment of the present invention includes: a first capacitor including a first capacitor body and first and second external electrodes disposed outside the first capacitor body; A second capacitor electrically connected to the first capacitor and including a second capacitor-capacitor body and third and fourth external electrodes disposed outside the second capacitor-capacitor body; A first metal terminal wound around a lower surface of the first external electrode to an upper surface of the third external electrode to connect the first and second capacitors; And a second metal terminal wound around a lower surface of the second external electrode to an upper surface of the fourth external electrode to connect the first and second capacitors. It is a multilayer electronic component including a.

또한, 본 발명의 또 다른 일 실시형태는 상기 적층 전자부품의 실장 기판을 제공한다.In addition, another embodiment of the present invention provides a mounting board for the multilayer electronic component.

본 발명에 의하면, 실장 밀도가 향상된 고용량의 적층 전자부품 및 적층 전자부품이 실장된 기판을 제공할 수 있다.According to the present invention, it is possible to provide a high-capacity multilayer electronic component with improved mounting density and a substrate on which the multilayer electronic component is mounted.

본 발명에 의하면, 개선된 ESR(Equivalent Serial Resistance)특성을 갖는 적층 전자부품 및 적층 전자부품이 실장된 기판을 제공할 수 있다.According to the present invention, it is possible to provide a multilayer electronic component having improved ESR (Equivalent Serial Resistance) characteristics and a substrate on which the multilayer electronic component is mounted.

본 발명에 의하면, 적층 전자부품을 기판에 실장하는 경우 적층 전자부품에 발생되는 솔더 크랙(crack)을 저감시킬 수 있다. According to the present invention, when the multilayer electronic component is mounted on a substrate, solder cracks generated in the multilayer electronic component can be reduced.

본 발명에 의하면, 적층 전자부품의 휨강도가 개선된 적층 전자 부품 및 적층 전자부품이 실장된 기판을 제공할 수 있다. According to the present invention, it is possible to provide a multilayer electronic component having improved flexural strength of the multilayer electronic component and a substrate on which the multilayer electronic component is mounted.

본 발명에 의하면, 어쿠스틱 노이즈가 현저히 감소된 적층 전자부품 및 적층 전자부품이 실장된 기판을 제공할 수 있다.According to the present invention, it is possible to provide a multilayer electronic component in which acoustic noise is significantly reduced and a substrate on which the multilayer electronic component is mounted.

도1 은 본 발명 일 실시형태에 따른 적층 전자부품을 개략적으로 나타내는 사시도이다.
도2 는 도1 의 A-A' 단면도이다.
도3a 는 본 발명 일 실시형태에 따른 적층 전자부품의 제1 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도3b 는 본 발명 일 실시형태에 따른 적층 전자부품의 제2 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도4 은 본 발명의 일 실시형태의 변형예에 따른 적층 전자부품을 개략적으로 나타내는 사시도이다.
도5 는 본 발명 일 실시형태에 따른 적층형 전자부품의 실장 기판의 사시도이다.
도6 은 도5 의 적층형 전자부품의 실장기판을 A-A'방향으로 절단한 단면도이다. 1 is a perspective view schematically illustrating a multilayer electronic component according to an exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along AA′ of FIG.
3A is a perspective view schematically illustrating a first ceramic capacitor of a multilayer electronic component according to an exemplary embodiment of the present invention.
3B is a perspective view schematically illustrating a second ceramic capacitor of a multilayer electronic component according to an exemplary embodiment of the present invention.
4 is a perspective view schematically illustrating a multilayer electronic component according to a modification example of the embodiment of the present invention.
5 is a perspective view of a board for mounting a multilayer electronic component according to an embodiment of the present invention.
6 is a cross-sectional view taken along the A-A' direction of the mounting substrate of the multilayer electronic component of FIG. 5.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided in order to more completely explain the present invention to those having average knowledge in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, throughout the specification, the term "formed on" not only means that it is formed by direct contact, but also means that other components may be further included therebetween.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. In addition, throughout the specification, when a part is said to be'connected' to another part, it is not only'directly connected', but also'indirectly connected' with another element in the middle. Include.

적층 전자부품Stacked electronic components

본 발명의 일 실시예에 따른 적층 전자부품은, 제1 커패시터, 제2 커패시터, 제1 금속단자 및 제2 금속단자를 포함한다.A multilayer electronic component according to an embodiment of the present invention includes a first capacitor, a second capacitor, a first metal terminal, and a second metal terminal.

상기 제1 커패시터는 제1 커패시터 바디와 상기 제1 커패시터 바디의 외측에 배치되는 제1 및 제2 외부전극을 포함하고, 상기 제2 커패시터는 상기 제1 커패시터와 전기적으로 연결되며, 제2 커패시터 바디와 상기 제2 커패시터 바디의 외측에 배치되는 제3 및 제4 외부전극을 포함한다. The first capacitor includes a first capacitor body and first and second external electrodes disposed outside the first capacitor body, and the second capacitor is electrically connected to the first capacitor, and a second capacitor body And third and fourth external electrodes disposed outside the second capacitor body.

한편, 상기 제1 금속단자는 상기 제1 외부전극 중 제1 커패시터의 하면으로부터 상기 제3 외부전극 중 제2 커패시터의 상면까지를 둘러감아 상기 제1 및 제3 외부전극을 연결하고, 상기 제2 금속단자는 상기 제2 외부전극 중 제1 커패시터의 하면으로부터 상기 제4 외부전극 중 제2 커패시터의 상면까지를 둘러감아 상기 제2 및 제4 외부전극을 연결한다. Meanwhile, the first metal terminal is wound around a lower surface of a first capacitor among the first external electrodes to an upper surface of a second capacitor among the third external electrodes to connect the first and third external electrodes, and the second The metal terminal is wound around the lower surface of the first capacitor among the second external electrodes to the upper surface of the second capacitor among the fourth external electrodes to connect the second and fourth external electrodes.

이하, 첨부된 도면을 참조하여 본 실시형태를 상세히 설명한다.Hereinafter, this embodiment will be described in detail with reference to the accompanying drawings.

도1 은 본 발명의 일 실시예를 따르는 적층 전자부품(100)의 사시도이고, 도2 는 도1 을 A-A'를 따라 절단한 것을 나타낸다. 1 is a perspective view of a multilayer electronic component 100 according to an exemplary embodiment of the present invention, and FIG. 2 is a diagram illustrating FIG. 1 taken along line A-A'.

본 발명의 일 실시형태에 따르면, T-방향은 커패시터 바디의 두께 방향으로서, 커패시터 바디가 적층되는 방향이며, L-방향은 커패시터 바디 길이 방향이며, W-방향은 커패시터 바디의 폭 방향일 수 있다.According to an embodiment of the present invention, the T-direction is a thickness direction of the capacitor body, a direction in which the capacitor bodies are stacked, the L-direction is a length direction of the capacitor body, and the W-direction may be a width direction of the capacitor body. .

여기서 '두께 방향'은 적층 커패시터를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.Here, the'thickness direction' can be used in the same concept as the direction in which the multilayer capacitors are stacked, that is, the'stacking direction'.

또한, 본 발명의 일 실시형태에 따르면, 하면은 적층 전자부품이 인쇄회로기판 상에 실장될 경우 상기 인쇄회로기판과 마주하게 되는 면이고, 상면이란 상기 하면으로부터 세라믹 커패시터가 적층되어지는 두께 방향으로 연장되는 면일 수 있다. In addition, according to an embodiment of the present invention, the lower surface is the surface facing the printed circuit board when the multilayer electronic component is mounted on the printed circuit board, and the upper surface is a thickness direction in which the ceramic capacitor is stacked from the lower surface. It may be an extending side.

도1 을 참조하면, 본 실시 예를 따르는 적층 전자부품(100)은, 제1 세라믹 커패시터(101)와 제2 세라믹 커패시터(102)를 포함하고, 상기 제1 및 제2 세라믹 커패시터(101, 102)를 연결하는 제1 금속단자(150)와 제2 금속단자(160)를 포함한다. Referring to FIG. 1, the multilayer electronic component 100 according to the present exemplary embodiment includes a first ceramic capacitor 101 and a second ceramic capacitor 102, and the first and second ceramic capacitors 101 and 102. ) And a first metal terminal 150 and a second metal terminal 160 connecting them.

상기 제1 세라믹 커패시터(101)는 제1 커패시터 바디(111)와 제1 및 제2 외부전극(141a, 141b)을 포함한다.The first ceramic capacitor 101 includes a first capacitor body 111 and first and second external electrodes 141a and 141b.

상기 제1 외부전극(141a)은 상기 제1 커패시터 바디의 상면 및 하면과 폭방향 양 측면과 길이방향 일 단면에 형성된다.The first external electrode 141a is formed on an upper surface and a lower surface of the first capacitor body, both side surfaces in the width direction and one end surface in the length direction.

상기 제2 외부전극(141b)은 상기 제1 커패시터 바디의 상면 및 하면과 폭방향 양 측면과 길이방향 타 단면에 형성된다.The second external electrodes 141b are formed on an upper surface and a lower surface of the first capacitor body, both side surfaces in the width direction and the other end surface in the length direction.

상기 제2 세라믹 커패시터(102)는 제2 커패시터 바디(112)와 제3 및 제4 외부전극(142a, 142b)을 포함한다.The second ceramic capacitor 102 includes a second capacitor body 112 and third and fourth external electrodes 142a and 142b.

상기 제3 외부전극(142a)은 상기 제2 커패시터 바디의 상면 및 하면과 폭방향 양 측면과 길이방향 일 단면에 형성된다.The third external electrode 142a is formed on an upper surface and a lower surface of the second capacitor body, both side surfaces in the width direction and one end surface in the length direction.

상기 제4 외부전극(142b)은 상기 제2 커패시터 바디의 상면 및 하면과 폭방향 양 측면과 길이방향 타 단면에 형성된다.The fourth external electrode 142b is formed on an upper surface and a lower surface of the second capacitor body, both side surfaces in the width direction, and the other end surface in the length direction.

도2 를 참조하면, 제1 금속단자(150)는 상기 제1 및 제2 커패시터를 연결하면서 상기 제1 및 제2 커패시터와는 별개로 준비되어, 제1 외부전극(141a) 중 제1 커패시터 바디의 하면과 상기 제1 커패시터 바디의 폭방향 양 측면 및 제3 외부전극(142a) 중 제2 커패시터 바디의 상면과 상기 제2 커패시터 바디의 폭방향 양 측면에 배치된 영역의 표면을 둘러 감으며, Referring to FIG. 2, a first metal terminal 150 is prepared separately from the first and second capacitors while connecting the first and second capacitors, and a first capacitor body among the first external electrodes 141a. And the upper surface of the second capacitor body and the surface of a region disposed on both sides of the second capacitor body in the width direction of the lower surface of the first capacitor body and both side surfaces of the first capacitor body and the third external electrode 142a,

제2 금속단자(160)는 상기 제1 및 제2 커패시터를 연결하면서 상기 제1 및 제2 커패시터와는 별개로 준비되어, 제2 외부전극(141b) 중 제1 커패시터 바디의 하면과 상기 제1 커패시터 바디의 폭방향 양 측면 및 제4 외부전극(142b) 중 제2 커패시터 바디의 상면과 상기 제2 커패시터 바디의 폭방향 양 측면에 배치된 영역의 표면을 둘러 감는다. The second metal terminal 160 is prepared separately from the first and second capacitors while connecting the first and second capacitors, and the lower surface of the first capacitor body among the second external electrodes 141b and the first The upper surface of the second capacitor body and the surface of regions disposed on both sides of the second capacitor body in the width direction of the second capacitor body and the fourth external electrode 142b are wound around both sides of the capacitor body in the width direction.

도2 를 참고하면, 상기 제1 및 제2 금속단자(150, 160) 중 제1 및 제2 커패시터 바디의 길이방향으로 형성되는 영역의 폭은 실질적으로 동일하나, 제1 및 제2 금속단자(150, 160)의 폭은 서로 상이할 수 있다.Referring to FIG. 2, the first and second metal terminals 150 and 160 have substantially the same width in the longitudinal direction of the first and second capacitor bodies, but the first and second metal terminals ( 150 and 160) may have different widths.

또한, 상기 제1 및 제2 금속단자(150, 160)의 폭은 제1 내지 제4 외부전극(141a, 141b, 142a, 142b) 중 제1 및 제2 커패시터 바디의 길이방향 영역의 폭과 실질적으로 동일할 수 있으며, 더 크게 설정될 수도 있다. In addition, the widths of the first and second metal terminals 150 and 160 are substantially equal to the widths of the lengthwise regions of the first and second capacitor bodies among the first to fourth external electrodes 141a, 141b, 142a, and 142b. May be the same, and may be set to be larger.

보다 구체적으로는, 상기 제1 금속단자(150)의 폭은 제1 커패시터의 제1 외부전극(141a)의 폭에 대하여 80~120% 이거나, 혹은, 제2 커패시터의 제3 외부전극(142a)의 폭에 대하여 80~120%일 수 있다. 마찬가지로, 상기 제2 금속단자(160)의 폭은 제1 커패시터의 제2 외부전극(141b)의 폭에 대하여 80~120%이거나, 혹은, 제2 커패시터의 제4 외부전극(142b)의 폭에 대하여 80~120%일 수 있다.More specifically, the width of the first metal terminal 150 is 80 to 120% of the width of the first external electrode 141a of the first capacitor, or the third external electrode 142a of the second capacitor It may be 80 to 120% of the width of. Similarly, the width of the second metal terminal 160 is 80 to 120% of the width of the second external electrode 141b of the first capacitor, or the width of the fourth external electrode 142b of the second capacitor It may be 80-120%.

상기 제1 및 제2 금속단자(150, 160)의 폭이 제1 및 제2 커패시터 외부전극의 폭에 대하여 80% 미만인 경우, 상기 제1 및 제2 커패시터를 기판에 실장시 제1 및 제2 금속 단자의 하면과 기판의 상면 간의 접촉면적이 충분하지 않아 안정적인 부착이 보정되지 않을 수 있다. When the widths of the first and second metal terminals 150 and 160 are less than 80% of the widths of external electrodes of the first and second capacitors, the first and second capacitors are mounted on a substrate. Since the contact area between the lower surface of the metal terminal and the upper surface of the substrate is insufficient, stable attachment may not be corrected.

한편, 상기 제1 및 제2 금속단자(150,160)의 폭이 제1 및 제2 커패시터 외부전극의 폭에 대하여 120% 초과인 경우, 적층 전자부품의 제1 및 제2 금속 단자 간의 거리가 너무 가까워져 메탈 마이그레이션(metal migration) 현상 등으로 인한 단락(short) 발생의 위험이 있다. On the other hand, when the widths of the first and second metal terminals 150 and 160 exceed 120% of the widths of the external electrodes of the first and second capacitors, the distance between the first and second metal terminals of the multilayer electronic component becomes too close. There is a risk of occurrence of a short due to metal migration or the like.

제1 및 제2 커패시터 바디(111,112)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 상기 제1 및 제2 커패시터 바디(111, 112)는 육면체 형상으로 이루어질 수 있다. There is no particular limitation on the shapes of the first and second capacitor bodies 111 and 112, but as shown, the first and second capacitor bodies 111 and 112 may have a hexahedral shape.

칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 상기 제1 및 제2 커패시터 바디(111,112)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Due to the plastic shrinkage of the ceramic powder during chip firing, the first and second capacitor bodies 111 and 112 may not have a hexahedral shape having a perfect straight line, but may have a substantially hexahedral shape.

상기 제1 커패시터 바디(111)와 제2 커패시터 바디(112)는 병렬로 연결될 수 있다. The first capacitor body 111 and the second capacitor body 112 may be connected in parallel.

보다 상세하게 설명하면 상기 제1 금속단자(150)는 밴드 형상을 가지면서, 제1 외부전극 중 제1 커패시터 바디의 하면, 제1 커패시터 바디의 폭방향 양 측면 중 일면, 제3 외부전극 중 제2 커패시터 바디의 폭방향 양 측면 중 일면, 제2 커패시터 바디의 상면, 제2 커패시터 바디의 폭방향 양 측면 중 타면, 및 제1 외부전극 중 제1 커패시터 바디의 폭방향 양 측면 중 타면의 영역의 표면을 순차적으로 둘러 감도록 배치될 수 있다.In more detail, the first metal terminal 150 has a band shape, the lower surface of the first capacitor body among the first external electrodes, one surface of both sides in the width direction of the first capacitor body, and the third external electrode. 2 In the area of one of both sides in the width direction of the capacitor body, the top surface of the second capacitor body, the other of both sides in the width direction of the second capacitor body, and the other surface of both sides in the width direction of the first external electrode. It may be arranged to sequentially wrap around the surface.

또한, 제2 금속단자(160)는 밴드 형상을 가지면서, 제2 외부전극 중 제1 커패시터 바디의 하면, 제1 커패시터 바디의 폭방향 양 측면 중 일면, 제4 외부전극 중 제2 커패시터 바디의 폭방향 양 측면 중 일면, 제2 커패시터 바디의 상면, 제2 커패시터 바디의 폭방향 양 측면 중 타면, 및 제1 커패시터 바디의 폭방향 양 측면 중 타면의 영역의 표면을 순차적으로 둘러 감도록 배치될 수 있다.In addition, while the second metal terminal 160 has a band shape, the lower surface of the first capacitor body among the second external electrodes, one surface of both sides in the width direction of the first capacitor body, and the second capacitor body among the fourth external electrodes. It is arranged to sequentially surround the surface of one of both sides in the width direction, the top surface of the second capacitor body, the other surface of both sides in the width direction of the second capacitor body, and the other surface of both sides in the width direction of the first capacitor body. I can.

상기 제1 금속단자(150)와 제2 금속단자(160)는 제1 및 제2 커패시터를 연결하는 밴드 형상을 가질 수도 있는 것이며, 상기 밴드의 일 재질은 금속일 수 있으며, 본 발명의 제1 및 제2 금속단자의 형상 및 재질이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 금속단자(150,160)는 도전 재료인 한 특별히 한정되지 않으며, Ag, Au, Pt, Pd, Ni, Cr, Al, Cu 등의 금속이나, 그 금속들 중 1 종 이상을 포함하는 합금으로 형성할 수 있다.The first metal terminal 150 and the second metal terminal 160 may have a band shape connecting the first and second capacitors, and one material of the band may be metal, and the first And the shape and material of the second metal terminal are not limited thereto. For example, the first and second metal terminals 150 and 160 are not particularly limited as long as they are conductive materials, and metals such as Ag, Au, Pt, Pd, Ni, Cr, Al, and Cu, or one of the metals It can be formed from an alloy containing more than one species.

본 발명의 일 실시형태에 의하면 적층 전자부품은 병렬로 배치된 제1 커패시터 및 제2 커패시터를 포함한다.According to an embodiment of the present invention, the multilayer electronic component includes a first capacitor and a second capacitor arranged in parallel.

본 발명의 일 실시형태에 따르면, 제1 및 제2 커패시터(101, 102) 간의 결합은 제1 및 제2 금속단자(150, 160)에 의하여 견고한 고착강도를 유지하는 것이 가능하므로, 제1 및 제2 커패시터 간의 결합을 위한 접착제가 필수적으로 사용되어야만 할 필요는 없다. According to an embodiment of the present invention, the coupling between the first and second capacitors 101 and 102 is possible to maintain a solid fixing strength by the first and second metal terminals 150 and 160, so that the first and The adhesive for bonding between the second capacitors does not necessarily have to be used.

나아가, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 금속단자(150, 160)의 하면의 형상을 다양하게 변형시킬 수가 있다.Further, according to an embodiment of the present invention, the shape of the lower surfaces of the first and second metal terminals 150 and 160 may be variously modified.

상기 제1 및 제2 금속단자(150, 160)의 하면의 형상을 다양하게 변형시켜서 기판에 실장시 전극 패드와 연결되는 적층 전자부품의 하면 영역의 표면적을 용이하게 변경할 수 있으며, 그 결과 솔더 페이스트가 적절하게 적용되도록 할 수 있다. By variously changing the shape of the bottom surfaces of the first and second metal terminals 150 and 160, it is possible to easily change the surface area of the bottom surface area of the multilayer electronic component connected to the electrode pad when mounted on a substrate. As a result, solder paste Can be applied appropriately.

그리고, 본 발명의 일 실시형태에 따르는 적층 전자부품을 인쇄회로기판에 실장하는 경우, 제1 커패시터의 제1 외부전극 중 제1 커패시터 바디의 길이방향 일면에 형성되는 영역의 표면과, 제1 커패시터의 제2 외부전극 중 제1 커패시터 바디의 길이방향 타면에 형성되는 영역의 표면에 각각 도포되는 솔더링 페이스트의 양을 충분히 저감시킬 수가 있게 되어 적층 전자부품의 외부전극의 성능을 저감시키는 요인을 배제할 수가 있다. In addition, when the multilayer electronic component according to an embodiment of the present invention is mounted on a printed circuit board, the surface of a region formed on one surface of the first capacitor body in the length direction of the first external electrodes of the first capacitor, and the first capacitor It is possible to sufficiently reduce the amount of soldering paste applied to the surface of the region formed on the other surface of the first capacitor body in the length direction of the second external electrodes of the first capacitor body, thereby eliminating factors that reduce the performance of the external electrodes of the multilayer electronic component. There can be.

또한, 본 발명의 일 실시형태에 따르는 적층 전자부품을 인쇄회로기판에 실장하는 경우 적층 전자부품과 실장 기판 간의 이격되는 간격이 용이하게 조절될 수가 있다. In addition, when a multilayer electronic component according to an embodiment of the present invention is mounted on a printed circuit board, a spaced apart distance between the multilayer electronic component and the mounting substrate can be easily adjusted.

상기 제1 및 제2 금속단자의 하면의 형상은 다양한 두께를 가지도록 조절이 가능하고, 일 실시예로서 하면이 편평한 형상을 가지면서 다양한 두께를 가질 수 있다. The shape of the lower surfaces of the first and second metal terminals can be adjusted to have various thicknesses, and as an embodiment, the lower surfaces may have a flat shape and have various thicknesses.

또한, 상기 제1 금속단자가 밴드 형상으로서 제3 외부전극의 상면으로부터 제1 외부전극의 하면까지를 둘러 감고 남게 되는 잔여 밴드가 있는 경우, 상기 잔여 밴드를 제1 금속 단자의 하단에 배치되도록 함으로써 제1 금속단자의 하단의 형상을 다양하게 조절할 수도 있다. In addition, when the first metal terminal is in the shape of a band and there is a residual band remaining around the upper surface of the third external electrode to the lower surface of the first external electrode, the remaining band is disposed at the lower end of the first metal terminal. The shape of the lower end of the first metal terminal may be variously adjusted.

마찬가지로, 상기 제2 금속단자가 밴드 형상으로서 제4 외부전극의 상면으로부터 제2 외부전극의 하면까지를 둘러 감고 남게 되는 잔여 밴드가 있는 경우, 상기 잔여 밴드를 제2 금속 단자의 하단에 배치되도록 함으로써 제2 금속단자의 하단의 형상을 다양하게 조절할 수도 있다. Similarly, when the second metal terminal is in the shape of a band, and there is a residual band remaining around the upper surface of the fourth external electrode to the lower surface of the second external electrode, the remaining band is disposed at the lower end of the second metal terminal. The shape of the lower end of the second metal terminal may be variously adjusted.

이와 같이, 상기 제1 및 제2 금속단자의 하면의 형상을 용이하게 조절할 수 있으므로 적층 전자 부품과 기판 간의 이격되는 간격을 용이하게 조절할 수가 있다.In this way, since the shapes of the lower surfaces of the first and second metal terminals can be easily adjusted, the spaced apart distance between the multilayer electronic component and the substrate can be easily adjusted.

한편, 적층 전자부품의 커패시터 바디에서는, 그 유전체층 압전성 및 전왜성으로 인하여 적층 전자부품에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에서 압전 형상이 발생하여 진동이 나타날 수 있다.Meanwhile, in the capacitor body of the multilayer electronic component, when a direct current or alternating voltage is applied to the multilayer electronic component due to the piezoelectricity and electrodistortion of the dielectric layer, a piezoelectric shape may be generated between internal electrodes, resulting in vibration.

이러한 진동은 적층 전자부품과 연결되는 솔더를 통해 상기 적층 전자부품이 실장되어 있는 기판으로 전달되어 상기 기판 전체가 음향 방사면이 되면서 진동음을 발생시키게 된다.Such vibrations are transmitted to a substrate on which the multilayer electronic component is mounted through solder connected to the multilayer electronic component, and the entire substrate becomes an acoustic radiation surface to generate a vibration sound.

상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.The vibrating sound may correspond to an audible frequency in the range of 20 to 20000 Hz that causes discomfort to humans, and the vibrating sound that gives discomfort to humans is referred to as acoustic noise.

한편, 본 발명의 일 실시형태에 따르면, 적층 전자 부품과 기판 간의 이격되는 간격을 용이하게 조절할 수 있으므로 어쿠스틱 노이즈를 저감시키기가 용이하다.On the other hand, according to an embodiment of the present invention, it is easy to reduce acoustic noise because the spaced apart distance between the multilayer electronic component and the substrate can be easily adjusted.

본 발명 일 실시형태에 따른 적층 전자부품의 제1 및 제2 커패시터의 보다 구체적인 구조는 도3a 및 도3b를 통해 설명한다. A more specific structure of the first and second capacitors of the multilayer electronic component according to an embodiment of the present invention will be described with reference to FIGS. 3A and 3B.

도3a 는 본 발명 일 실시형태에 따른 적층 전자부품의 제1 커패시터(101)를 개략적으로 나타내는 사시도이다.3A is a perspective view schematically illustrating a first capacitor 101 of a multilayer electronic component according to an embodiment of the present invention.

도3a 는 제1 커패시터(101)는 제1 커패시터 바디(111)와 제1 커패시터 바디의 외측에 배치되는 제1 외부전극(141a)과 제2 외부전극(141b)를 포함한다.3A, the first capacitor 101 includes a first capacitor body 111 and a first external electrode 141a and a second external electrode 141b disposed outside the first capacitor body.

상기 제1 외부전극(141a)은 제1 커패시터 바디의 두께방향 양 측면 (즉, 상면 및 하면), 폭방향 양 측면 및 길이방향 일 단면에 배치되는 영역의 표면에 형성된다.The first external electrodes 141a are formed on a surface of a region disposed on both side surfaces in the thickness direction (ie, upper and lower surfaces) of the first capacitor body, both side surfaces in the width direction, and one end surface in the length direction.

상기 제2 외부전극(141b)은 제1 커패시터 바디의 두께방향 양 측면(즉, 상면 및 하면), 폭방향 양 측면 및 길이방향 타 단면에 배치되는 영역의 표면에 형성된다.The second external electrodes 141b are formed on a surface of a region disposed on both side surfaces of the first capacitor body in the thickness direction (ie, upper and lower surfaces), both side surfaces in the width direction, and the other end surface in the length direction.

도3b 는 본 발명 일 실시형태에 따른 적층 전자부품의 제2 커패시터(102)를 개략적으로 나타내는 사시도이다.3B is a perspective view schematically illustrating a second capacitor 102 of a multilayer electronic component according to an embodiment of the present invention.

도3b 를 참조하면 제2 커패시터(102)는 제2 커패시터 바디(112)의 외측에 배치되는 제3 외부전극(142a)과 제4 외부전극(142b)을 포함한다.Referring to FIG. 3B, the second capacitor 102 includes a third external electrode 142a and a fourth external electrode 142b disposed outside the second capacitor body 112.

상기 제3 외부전극(142a)은 제2 커패시터 바디의 두께방향 양 측면(즉, 상면 및 하면), 폭방향 양 측면 및 길이방향 일 단면에 배치되는 영역의 표면에 형성된다.The third external electrodes 142a are formed on a surface of a region disposed on both side surfaces in the thickness direction (ie, upper and lower surfaces) of the second capacitor body, both side surfaces in the width direction, and one end surface in the length direction.

상기 제4 외부전극(142b)은 제2 커패시터 바디의 두께방향 양 측면(즉, 상면 및 하면), 폭방향 양 측면 및 길이방향 타 단면에 배치되는 영역의 표면에 형성된다.The fourth external electrodes 142b are formed on a surface of a region disposed on both side surfaces of the second capacitor body in the thickness direction (ie, upper and lower surfaces), both side surfaces in the width direction, and the other end surface in the length direction.

본 발명의 일 실시형태에 대한 변형예는 도4 를 참조하여 알 수 있다. A modified example of an embodiment of the present invention can be seen with reference to FIG. 4.

도4 은 도1 의 적층 전자부품과 대비하여 제1 커패시터(101)의 하면에 배치되는 더미 기판(103)을 더 포함하는 적층 전자부품을 나타낸다. 4 shows a multilayer electronic component further including a dummy substrate 103 disposed on a lower surface of the first capacitor 101 compared to the multilayer electronic component of FIG. 1.

상기 더미 기판(103)은 상기 더미 바디의 양 측면에 배치되는 제1 및 제2 더미 전극을 포함할 수 있다.The dummy substrate 103 may include first and second dummy electrodes disposed on both side surfaces of the dummy body.

도4 를 참조하면, 제1 및 제2 커패시터(101, 102)와 상기 더미기판(103)은 제1 및 제2 금속단자(150', 160')에 의하여 상호 연결될 수 있다. Referring to FIG. 4, the first and second capacitors 101 and 102 and the dummy substrate 103 may be interconnected by first and second metal terminals 150 ′ and 160 ′.

상기 제1 금속단자(150')는 더미기판(103)의 제1 더미전극의 하면으로부터 제2 커패시터의 제3 외부전극의 상면에 이르기까지를 둘러 감을 수 있다.The first metal terminal 150 ′ may be wound from the lower surface of the first dummy electrode of the dummy substrate 103 to the upper surface of the third external electrode of the second capacitor.

상기 제2 금속단자(160')는 더미기판(103)의 제2 더미전극의 하면으로부터 제2 커패시터의 제4 외부전극의 상면에 이르기까지를 둘러 감을 수 있다.The second metal terminal 160 ′ may be wound from the lower surface of the second dummy electrode of the dummy substrate 103 to the upper surface of the fourth external electrode of the second capacitor.

보다 상세하게 설명하면, 제1 금속단자(150')는 더미기판(103)의 제1 더미전극의 하면, 제1 외부전극 중 상기 제1 커패시터 바디의 폭방향 양 측면, 제3 외부전극 중 제2 커패시터 바디의 폭방향 양 측면 및 제3 외부전극의 상면에 배치되는 영역의 표면을 둘러감고, 제2 금속단자(160')는 더미기판(103)의 제2 더미전극의 하면, 제2 외부전극 중 상기 제1 커패시터 바디의 폭방향 양 측면, 제4 외부전극 중 제2 커패시터 바디의 폭방향 양 측면 및 제4 외부전극의 상면에 배치되는 영역의 표면을 둘러감을 수 있다. In more detail, the first metal terminal 150 ′ includes a lower surface of the first dummy electrode of the dummy substrate 103, both side surfaces of the first capacitor body in the width direction among the first external electrodes, and the third external electrode. 2 Wrap around the surface of the area disposed on both sides of the capacitor body in the width direction and the upper surface of the third external electrode, and the second metal terminal 160 ′ is the lower surface of the second dummy electrode of the dummy substrate 103 and the second external electrode. A surface of a region disposed on both sides of the first capacitor body in the width direction of the electrodes, both side surfaces of the second capacitor body in the width direction of the fourth external electrodes, and an upper surface of the fourth external electrode may be wound.

상기 더미 기판(103)은 전극이 인쇄된 알루미나 기판일 수 있다. The dummy substrate 103 may be an alumina substrate on which an electrode is printed.

본 발명의 일 실시형태에 의하여 적층 전자 부품 내에 전극이 인쇄된 알루미나 기판을 추가하는 경우, 적층 전자부품의 기판 실장 시 적층 전자부품과 기판 간의 이격되는 거리가 증가되므로, 솔더 크랙(solder crack)을 저감시킬 수가 있다. In the case of adding an alumina substrate on which an electrode is printed in a multilayer electronic component according to an embodiment of the present invention, since the distance between the multilayer electronic component and the substrate increases when the multilayer electronic component is mounted on the substrate, solder cracks are prevented. It can be reduced.

나아가, 본 발명의 일 실시형태에 따르는 적층 전자 부품의 제1 및 제2 금속단자(150 및 160)는, 밴드 형상을 가질 수 있어서, 제1 및 제2 외부전극(141a, 141b) 중 제1 커패시터 바디의 길이방향 양 단부면(도3a 의 S 및 도3b 의 S 참조)에 배치되는 영역의 표면까지 연장될 필요가 없다.Furthermore, since the first and second metal terminals 150 and 160 of the multilayer electronic component according to the exemplary embodiment of the present invention may have a band shape, the first and second external electrodes 141a and 141b are It is not necessary to extend to the surface of the region disposed on both longitudinal end faces of the capacitor body (see S in Fig. 3A and S in Fig. 3B).

그 결과, 상기 적층 전자 부품을 기판에 실장시 솔더 페이스트가 제1 및 제2 외부 전극 중 제1 커패시터 바디의 길이방향 양 측면에 배치되는 영역의 표면에까지 도포되도록 하는 것을 필수로 하지 않게 되므로, 본 발명의 일 실시형태에 따르는 적층 전자부품에 의할 경우, 적층 전자부품의 실장 후 적층 전자부품과 솔더링된 솔더 페이스트 간에 발생되는 솔더 크랙(crack)의 발생 위험을 낮출 수가 있다. As a result, when the multilayer electronic component is mounted on a substrate, it is not necessary to apply the solder paste to the surface of the region disposed on both sides of the first capacitor body in the length direction of the first and second external electrodes. In the case of the multilayer electronic component according to an embodiment of the present invention, it is possible to reduce the risk of occurrence of solder cracks between the multilayer electronic component and the soldered solder paste after mounting of the multilayer electronic component.

마찬가지로, 본 발명의 일 실시형태에 따라, 제1 커패시터의 하면에 더미 기판이 배치되는 경우에도 적층 전자 부품의 제1 및 제2 금속단자(150', 160')는, 밴드 형상을 가지며 제1 및 제2 외부전극(141a, 141b) 중 제1 커패시터 바디의 길이방향 양 측면에 배치된 영역의 표면과 더미 기판(103)의 제1 및 제2 더미전극 중 더미 바디의 길이방향 양 측면에 배치된 영역의 표면에까지 연장될 필요가 없다. Similarly, according to an embodiment of the present invention, even when a dummy substrate is disposed on the lower surface of the first capacitor, the first and second metal terminals 150 ′ and 160 ′ of the multilayer electronic component have a band shape and have a first And a surface of a region of the second external electrodes 141a and 141b disposed on both sides of the first capacitor body in the longitudinal direction and on both sides of the dummy body of the first and second dummy electrodes of the dummy substrate 103 There is no need to extend to the surface of the area.

이로 인해, 적층 전자부품의 기판 실장 시 솔더 페이스트가 적용되는 단면적을 저감시킬 수 있어서 솔더 크랙(soldar crack)을 개선시킬 수가 있다.For this reason, the cross-sectional area to which the solder paste is applied can be reduced when the multilayer electronic component is mounted on a substrate, thereby improving solder cracks.

적층 전자부품의 실장 기판PCB for multilayer electronic components

도5 는 본 발명의 일 실시형태에 따른 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이고, 도6 는 도5 의 A-A' 단면도이다.5 is a perspective view showing a state in which a multilayer electronic component according to an embodiment of the present invention is mounted on a printed circuit board, and FIG. 6 is a cross-sectional view taken along line A-A' of FIG. 5.

도5 및 도6 을 참조하면, 본 발명의 또 다른 실시형태에 따른 적층 전자부품의 실장 기판(200)은, 상부에 전극 패드(221, 222)를 갖는 인쇄회로기판(210)과 상기 인쇄회로기판(210) 위에 설치된 적층 전자부품(100) 및 상기 전극 패드(221, 222)와 상기 적층 전자부품(100)을 연결하는 솔더(230)를 포함한다.5 and 6, a board 200 for mounting a multilayer electronic component according to another embodiment of the present invention includes a printed circuit board 210 having electrode pads 221 and 222 thereon, and the printed circuit. A multilayer electronic component 100 installed on the substrate 210 and a solder 230 connecting the electrode pads 221 and 222 to the multilayer electronic component 100.

본 실시 형태에 따른 적층 전자부품의 실장 기판(200)은 적층 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 형성된 2개 이상의 전극 패드(221, 222)를 포함한다.The mounting board 200 of the multilayer electronic component according to the present embodiment includes a printed circuit board 210 on which the multilayer electronic component 100 is mounted, and two or more electrode pads 221 formed on the upper surface of the printed circuit board 210. 222).

상기 전극 패드(221, 222)는 제1 및 제2 전극 패드(221, 222)를 포함하며, 상기 제1 전극패드(221)는 상기 적층 전자부품(100) 중 하부에 배치된 제1 커패시터(101) 하면 제1 외부전극(141a)과 연결될 수 있고, 상기 제2 전극패드(222)는 제1 커패시터(101) 하면 제2 외부전극(141b)과 연결될 수 있다. The electrode pads 221 and 222 include first and second electrode pads 221 and 222, and the first electrode pad 221 is a first capacitor disposed under the multilayer electronic component 100 ( 101) may be connected to the first external electrode 141a, and the second electrode pad 222 may be connected to the second external electrode 141b when the first capacitor 101 is formed.

이 때, 본 발명의 일 실시형태에 따른 적층 전자부품의 실장기판에서, 제1 외부전극(141a)과 제2 외부전극(141b)은 각각 제1 및 제2 전극패드(221, 222) 위에 솔더(230)에 의하여 접촉하게 되는데, 본 발명의 일 실시형태에 따르는 적층 전자부품의 실장기판에서는 실질적으로 상기 제1 외부전극(141a) 하면에 배치된 제1 금속단자(150) 및 상기 제2 외부전극(141b) 하면에 배치된 제2 금속단자(160)가 각각 제1 및 제2 전극패드(221, 222) 위에 솔더(230)에 의하여 접촉하게 될 수 있다.In this case, in the mounting board of the multilayer electronic component according to an embodiment of the present invention, the first external electrode 141a and the second external electrode 141b are soldered on the first and second electrode pads 221 and 222, respectively. The contact is made by 230. In the mounting board of the multilayer electronic component according to the embodiment of the present invention, the first metal terminal 150 and the second external electrode are substantially disposed under the first external electrode 141a. The second metal terminals 160 disposed on the lower surface of the electrode 141b may be brought into contact with each of the first and second electrode pads 221 and 222 by solder 230.

이로써, 제1 금속단자(150) 하면의 형상에 따라 솔더링되는 솔더 페이스트의 형상을 조절하는 것이 용이하며, 솔더의 양을 선택적으로 저감시킬 수가 있다.Accordingly, it is easy to adjust the shape of the solder paste to be soldered according to the shape of the lower surface of the first metal terminal 150, and the amount of solder can be selectively reduced.

또한, 제1 금속단자(150) 하면에 위치되는 솔더이 차지하는 영역에 의하여 설정되는 형상은 실질적으로 상기 제1 금속단자의 하면의 형상과 동일할 수 있다.In addition, a shape set by a region occupied by solder located on the lower surface of the first metal terminal 150 may be substantially the same as the shape of the lower surface of the first metal terminal 150.

또한, 본 발명의 일 실시형태에 따른 적층 전자부품의 제1 캐퍼시터(101)의 하면에는 전극이 인쇄된 알루미나 기판이 접합될 수 있어서, 적층 전자부품의 실장시 실장기판과 적층 전자부품 간의 거리가 증가하므로, 어쿠스틱 노이즈를 저감시킬 수가 있다.In addition, since the alumina substrate on which the electrode is printed may be bonded to the lower surface of the first capacitor 101 of the multilayer electronic component according to an embodiment of the present invention, the distance between the mounting substrate and the multilayer electronic component when mounting the multilayer electronic component is As it increases, acoustic noise can be reduced.

또한, 본 발명의 일 실시형태에 따른 적층 전자부품의 실장시 제1 및 제2 금속단자(150, 160)가 인쇄회로기판(210)과 적층 전자부품 간에 개재하게 되므로, 적층 전자부품을 실장 기판에 직접 실장하는 경우보다 적층 전자부품에 의해 발생되는 어쿠스틱 노이즈를 저감할 수 있다. In addition, since the first and second metal terminals 150 and 160 are interposed between the printed circuit board 210 and the stacked electronic component when mounting the multilayer electronic component according to an embodiment of the present invention, the multilayer electronic component is mounted on the board Acoustic noise generated by the multilayer electronic component can be reduced compared to the case of directly mounting on the device.

이 때, 상기 제1 및 제2 금속단자(150, 160) 하면 형상을 적절하게 조절하고, 동시에, 제1 및 제2 금속단자(150, 160) 하면의 두께를 적절하게 조절하는 것에 의하여도 적층 전자부품에 의해 발생되는 어쿠스틱 노이즈를 한층 더 저감시킬 수 있다. In this case, the first and second metal terminals 150 and 160 are stacked by appropriately adjusting the shape of the lower surfaces of the lower surfaces and at the same time, appropriately adjusting the thickness of the lower surfaces of the first and second metal terminals 150 and 160 Acoustic noise generated by electronic components can be further reduced.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.

100: 적층 전자부품
101, 102: 제1 및 제2 커패시터
111, 112: 제1 및 제2 커패시터 바디
141a, 141b: 제1 및 제2 외부전극
142a, 142b: 제3 및 제4 외부전극
103: 더미 기판
143a, 143b: 더미 기판의 외부전극
150, 150': 제1 금속단자
160, 160': 제2 금속단자
200: 적층 전자부품의 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극패드230: 솔더100: laminated electronic component
101, 102: first and second capacitors
111, 112: first and second capacitor bodies
141a, 141b: first and second external electrodes
142a, 142b: third and fourth external electrodes
103: dummy substrate
143a, 143b: external electrodes of dummy substrate
150, 150': first metal terminal
160, 160': second metal terminal
200: a mounting board for a multilayer electronic component
210: printed circuit board
221, 222: first and second electrode pad 230: solder

Claims (7)

제1 커패시터 바디와 상기 제1 커패시터 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 제1 커패시터;
제2 커패시터 바디와 상기 제2 커패시터 바디의 외측에 배치된 제3 및 제4 외부전극을 포함하며, 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터;
상기 제1 외부전극의 하면으로부터 상기 제3 외부전극의 상면까지를 둘러 감아 밴드 형상을 가지며 상기 제1 및 제2 커패시터를 연결하는 제1 금속단자; 및
상기 제2 외부전극의 하면으로부터 상기 제4 외부전극의 상면까지를 둘러 감아 밴드 형상을 가지며 상기 제1 및 제2 커패시터를 연결하는 제2 금속단자; 를 포함하는
적층 전자부품.
A first capacitor including a first capacitor body and first and second external electrodes disposed outside the first capacitor body;
A second capacitor including a second capacitor body and third and fourth external electrodes disposed outside the second capacitor body, and electrically connected to the first capacitor;
A first metal terminal having a band shape by winding from a lower surface of the first external electrode to an upper surface of the third external electrode and connecting the first and second capacitors; And
A second metal terminal having a band shape by winding from the lower surface of the second external electrode to the upper surface of the fourth external electrode and connecting the first and second capacitors; Including
Stacked electronic components.
 제1항에 있어서,
상기 제1 금속단자는,
상기 제1 외부전극 중 상기 제1 커패시터 바디의 하면과 폭 방향 양 측면에 배치된 영역 및 상기 제3 외부전극 중 제2 커패시터 바디의 상면과 폭 방향 양 측면에 배치된 영역의 표면을 둘러 감는
적층 전자부품.
The method of claim 1,
The first metal terminal,
Winding around the surface of a region of the first external electrode disposed on both sides of the lower surface of the first capacitor body in the width direction and a region of the third external electrode disposed on both sides of the second capacitor body in the width direction
Stacked electronic components.
 제1항에 있어서,
상기 제2 금속 단자는,
상기 제2 외부전극 중 상기 제1 커패시터 바디의 하면과 폭 방향 양 측면에 배치된 영역 및 상기 제4 외부전극 중 제2 커패시터 바디의 상면과 제2 커패시터 바디의 폭 방향 양 측면에 배치된 영역의 표면을 둘러 감는
적층 전자부품.
The method of claim 1,
The second metal terminal,
Of the second external electrodes, regions disposed on both sides of the lower surface of the first capacitor body in the width direction, and regions of the fourth external electrodes disposed on the upper surface of the second capacitor body and both sides of the second capacitor body in the width direction. Winding around the surface
Stacked electronic components.
 제1항에 있어서,
상기 제1 커패시터와 실장 기판 간의 이격되는 간격은 상기 제1 커패시터의 하측에 배치된 상기 제1 또는 제2 금속단자의 하면의 형상에 의하여 조절할 수 있는
적층 전자부품.
The method of claim 1,
The spaced apart between the first capacitor and the mounting substrate can be adjusted by the shape of the lower surface of the first or second metal terminal disposed under the first capacitor.
Stacked electronic components.
 제1항에 있어서,
상기 제1 커패시터와 상기 제2 커패시터는 병렬로 연결되는
적층 전자부품.
The method of claim 1,
The first capacitor and the second capacitor are connected in parallel
Stacked electronic components.
 상부에 전극 패드를 갖는 기판;
상기 기판 위에 설치되는 적층 전자부품; 및
상기 전극 패드와 상기 적층 전자부품을 연결하는 솔더; 를 포함하며,
상기 적층 전자부품은,
제1 커패시터 바디와 상기 제1 커패시터 바디의 외측에 배치된 제1 및 제2 외부전극을 포함하는 제1 커패시터, 및
제2 커패시터 바디와 상기 제2 커패시터 바디의 외측에 배치된 제3 및 제4 외부전극을 포함하며 상기 제1 커패시터와 전기적으로 연결되는 제2 커패시터를 포함하고,
상기 제1 및 제3 외부전극은 상기 제1 외부전극의 하면으로부터 상기 제3 외부전극의 상면까지를 둘러 감는 밴드 형상의 제1 금속단자에 의해 연결되고,
상기 제2 및 제4 외부전극은 상기 제2 외부전극의 하면으로부터 상기 제4 외부전극의 상면까지를 둘러 감는 밴드 형상의 제2 금속단자에 의해 연결되는
적층 전자부품의 실장 기판.
A substrate having an electrode pad thereon;
A multilayer electronic component installed on the substrate; And
Solder connecting the electrode pad and the multilayer electronic component; Including,
The laminated electronic component,
A first capacitor including a first capacitor body and first and second external electrodes disposed outside the first capacitor body, and
A second capacitor including a second capacitor body and third and fourth external electrodes disposed outside the second capacitor body and electrically connected to the first capacitor,
The first and third external electrodes are connected by a band-shaped first metal terminal wound around a lower surface of the first external electrode to an upper surface of the third external electrode,
The second and fourth external electrodes are connected by a band-shaped second metal terminal wound around the lower surface of the second external electrode to the upper surface of the fourth external electrode.
A mounting board for multilayer electronic components.
 제6항에 있어서,
상기 솔더는 제1 및 제2 금속단자의 하면에 배치되어, 상기 전극 패드와 상기 적층 전자부품을 연결하는
적층 전자부품의 실장 기판.



The method of claim 6,
The solder is disposed on the lower surfaces of the first and second metal terminals to connect the electrode pad and the multilayer electronic component.
A mounting board for multilayer electronic components.
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