KR20130087119A - Display drive ic - Google Patents

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KR20130087119A
KR20130087119A KR1020120008139A KR20120008139A KR20130087119A KR 20130087119 A KR20130087119 A KR 20130087119A KR 1020120008139 A KR1020120008139 A KR 1020120008139A KR 20120008139 A KR20120008139 A KR 20120008139A KR 20130087119 A KR20130087119 A KR 20130087119A
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엄판욱
박해운
양동훈
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삼성전자주식회사
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Abstract

디스플레이 드라이브 집적회로는 하나의 풀 프레임 메모리, 모드 판별부 및 제어부를 포함한다. 모드 판별부는 화면표시품질의 노말모드와 증강모드를 판별한다. 제어부는 모드 판별부의 판별 결과에 응답하여 노말모드에서는 하나의 풀 프레임 메모리에 비압축 프레임 이미지 데이터를 저장하고, 표시품질 증강모드에서는 하나의 풀 프레임 메모리를 제1 및 제2 하프 프레임 메모리 영역들로 분리하고 제1 하프 프레임 메모리 영역에는 이전 프레임 이미지를 압축하여 저장하고, 제2 하프 프레임 메모리 영역에는 현재 프레임 이미지를 압축하여 저장한다. 따라서 집적회로는 추가 메모리 없이 하나의 풀 프레임 메모리만으로 화면표시품질을 개선하기 위한 증강모드를 구현할 수 있다.The display drive integrated circuit includes one full frame memory, a mode discriminator, and a controller. The mode discrimination unit discriminates the normal mode and the augmentation mode of the screen display quality. The control unit stores the uncompressed frame image data in one full frame memory in the normal mode in response to the determination result of the mode determination unit, and in the display quality enhancement mode, one full frame memory as the first and second half frame memory regions. The previous frame image is compressed and stored in the first half frame memory area, and the current frame image is compressed and stored in the second half frame memory area. Therefore, the integrated circuit may implement an augmentation mode for improving the display quality with only one full frame memory without additional memory.

Description

디스플레이 드라이브 집적회로{Display Drive IC}Display Drive Integrated Circuits

본 발명은 반도체 집적회로에 관한 것으로서, 보다 상세하게는 화면 표시 품질을 개선할 수 있으며 모바일 폰에 적합한 디스플레이 드라이브 집적회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits and, more particularly, to display drive integrated circuits that can improve screen display quality and are suitable for mobile phones.

최근 모바일 폰(mobile phone)은 스마트 폰(smart phone) 시장이 확대되어 감에 따라 고해상도 디스플레이를 지원하고 있으며, 제품 개발시 화면표시품질(display quality) 개선에 많은 초점을 맞추고 있다.Recently, mobile phones support high resolution displays as the smart phone market expands, and focuses on improving display quality during product development.

따라서 화면표시품질(display quality)을 개선할 수 있는 다양한 알고리즘과 반도체 회로 설계 자산(IP)이 개발되고, 이를 디스플레이 드라이브 집적회로(DDI:Display Drive IC)에서 구현하려고 한다.Accordingly, various algorithms and semiconductor circuit design assets (IPs) are developed to improve display quality and are intended to be implemented in display drive integrated circuits (DDIs).

DDI에서 화면표시품질을 개선하기 위한 하나의 방편으로는 현재 프레임 이미지 데이터와 이전 프레임 이미지 데이터를 비교하고 연산해서 화면 표시 품질이 개선된 새로운 이미지 데이터를 만들어 표시하려는 시도이다.One way to improve display quality in DDI is to attempt to create and display new image data with improved display quality by comparing and calculating current frame image data with previous frame image data.

이를 구현하기 위해서는 현재 프레임 이미지 데이터를 저장할 수 있는 풀 프레임 메모리와 이전 프레임 이미지 데이터를 저장할 수 있는 추가 프레임 메모리가 필요하다. 이와 같은 접근 방식은 추가 메모리의 필요로 집적회로 구현시 칩 사이즈가 증가할 수밖에 없다. 또한 추가 메모리의 구동에 따른 전류 증가로 소비전력이 증가된다. 이와 같이 DDI의 칩 사이즈 증가는 모바일 폰의 경박단소 설계를 곤란하게 하고 소비전력 증가로 배터리 사용시간을 단축시키며 제품 코스트를 상승시키는 원인으로 작용하게 된다.To implement this, a full frame memory capable of storing current frame image data and an additional frame memory capable of storing previous frame image data are required. This approach inevitably increases chip size in integrated circuit implementations due to the need for additional memory. In addition, the power consumption increases due to the increase in current caused by the additional memory. As such, increasing the chip size of the DDI makes it difficult to design light and small components of the mobile phone, shortens the battery usage time and increases the product cost due to the increased power consumption.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 추가 메모리 없이 하나의 풀 프레임 메모리만으로 화면표시품질 처리가 가능한 디스플레이 드라이브 집적회로를 제공하는 데 있다.An object of the present invention for solving the above problems is to provide a display drive integrated circuit capable of processing the screen display quality with only one full frame memory without additional memory.

본 발명의 다른 목적은 자체적으로 디스플레이 화면표시품질모드를 판별할 수 있는 DDI를 제공하는 것이다.Another object of the present invention is to provide a DDI capable of determining a display screen display quality mode by itself.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 집적회로는 디스플레이 드라이브 집적회로는 하나의 풀 프레임 메모리, 모드 판별부 및 제어부를 포함한다. 모드 판별부는 화면표시품질의 노말모드와 증강모드를 판별한다. 제어부는 모드 판별부의 판별 결과에 응답하여 노말모드에서는 하나의 풀 프레임 메모리에 비압축 프레임 이미지 데이터를 저장하고, 표시품질 증강모드에서는 하나의 풀 프레임 메모리를 제1 및 제2 하프 프레임 메모리 영역들로 분리하고 제1 하프 프레임 메모리 영역에는 이전 프레임 이미지를 압축하여 저장하고, 제2 하프 프레임 메모리 영역에는 현재 프레임 이미지를 압축하여 저장한다.In order to achieve the above object of the present invention, an integrated circuit according to embodiments of the present invention includes a display drive integrated circuit including one full frame memory, a mode discrimination unit, and a controller. The mode discrimination unit discriminates the normal mode and the augmentation mode of the screen display quality. The control unit stores the uncompressed frame image data in one full frame memory in the normal mode in response to the determination result of the mode determination unit, and in the display quality enhancement mode, one full frame memory as the first and second half frame memory regions. The previous frame image is compressed and stored in the first half frame memory area, and the current frame image is compressed and stored in the second half frame memory area.

본 발명에서 제어부는 제1 하프 프레임 메모리에 저장할 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하는 제1인코더와, 제1 하프 프레임 메모리로부터 독출된 하프 프레임 이미지 데이터를 풀 프레임 이미지 데이터로 신장하는 제1디코더와, 제2 하프 프레임 메모리에 저장할 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하는 제2인코더와, 제2 하프 프레임 메모리로부터 독출된 하프 프레임 이미지 데이터를 풀 프레임 이미지 데이터로 신장하는 제2디코더를 포함한다.In the present invention, the control unit includes a first encoder for compressing frame image data to be stored in the first half frame memory into half frame image data, and a first frame for extending half frame image data read from the first half frame memory into full frame image data. A decoder, a second encoder for compressing frame image data to be stored in the second half frame memory into half frame image data, and a second decoder for extending half frame image data read out from the second half frame memory into full frame image data. Include.

또한 제어부는 증강모드 초기에는 제1 및 제2 하프 프레임 메모리영역들에 각각 현재 프레임 이미지 데이터를 압축하여 저장하고, 제1 하프 프레임 메모리 영역에 저장된 이미지 데이터를 독출하여 신장시켜 표시 데이터로 출력하고, 증강모드 종료시에는 제1하프 프레임 메모리 영역에 저장된 이미지 데이터를 독출하여 신장시켜 표시 데이터로 출력하는 이미지 표시 천이모드를 수행하는 것이 바람직하다.In addition, the controller compresses and stores current frame image data in the first and second half frame memory regions, and reads and expands the image data stored in the first half frame memory region to output the display data. When the augmentation mode ends, it is preferable to perform an image display transition mode in which image data stored in the first half frame memory area is read, stretched, and output as display data.

본 발명에서 모드 판별부는 수직동기신호에 동기되어 프레임을 m씩 카운트하는 제1카운터와, m 프레임 범위 내에서 발생되는 메모리 기입명령의 발생횟수를 카운트하는 제2카운터와 m 프레임 범위 내에서 카운트된 메모리 기입명령 발생횟수가 설정된 횟수 이상이면 화면표시품질 증강모드로 판별하고, 미만이면 화면표시품질 노말모드로 판별하여 상태가 천이되는 모드 판별신호를 발생하는 신호 발생부를 포함하는 것이 바람직하다.In the present invention, the mode discriminator is counted within the m frame range and the first counter counting the number of occurrences of the memory write command generated in the m frame range in synchronization with the vertical synchronization signal; If the number of occurrences of the memory write command is greater than or equal to the set number of times, it is preferable to include a signal generator for discriminating the screen display quality enhancement mode, and if the memory write command is generated less than the screen display quality normal mode, generating a mode discrimination signal in which the state transitions.

본 발명의 제2카운터는 제1카운터의 출력값이 m일 때 티어링 효과 출력신호(TE)에 동기되어 리셋되는 것이 티어링 발생을 차단시킬 수 있다.In the second counter of the present invention, when the output value of the first counter is m, it is possible to block tiering from being reset in synchronization with the tearing effect output signal TE.

본 발명에서 노말모드는 스틸 이미지 화면 표시모드이고 증강모드는 무빙 이미지 화면 표시 모드로 한다.In the present invention, the normal mode is a still image screen display mode and the augmentation mode is a moving image screen display mode.

본 발명의 다른 실시예는 이미지 업데이트 속도를 측정하는 업데이트 속도 측정부와, 업데이트 속도 측정부에서 이미지 업데이트 속도가 일정 속도이상이면 무빙 이미지로 판단하고 무빙 이미지를 화면표시품질 증강모드로 처리하여 표시데이터로 출력하고, 미만이면 스틸 이미지로 판단하고 스틸 이미지를 화면표시품질 노말모드로 처리하여 표시데이터로 출력하는 제어부를 구비한 것을 특징으로 한다.Another embodiment of the present invention is an update rate measuring unit for measuring an image update rate, and if the image update rate in the update rate measuring unit is determined to be a moving image and processing the moving image in the display quality enhancement mode display data It is characterized in that it comprises a control unit for outputting as, if less than it is determined as a still image and processing the still image in the screen display quality normal mode and outputting as display data.

본 발명에서 업데이트 속도 측정부는 수직동기신호에 동기되어 프레임을 m씩 카운트하는 제1카운터와 m 프레임 범위 내에서 발생되는 메모리 기입명령의 발생횟수를 카운트하는 제2카운터와, m 프레임 범위 내에서 카운트된 메모리 기입명령 발생횟수가 설정된 횟수 이상이면 화면표시품질 증강모드로 판별하고, 미만이면 화면표시품질 노말모드로 판별하여 상태가 천이되는 모드 판별신호를 발생하는 신호 발생부를 포함하는 것이 바람직하다.In the present invention, the update rate measurement unit is synchronized with the vertical synchronization signal, the first counter counting the frames by m, the second counter counting the number of occurrences of the memory write command generated within the m frame range, and counting within the m frame range It is preferable to include a signal generator for generating a mode determination signal for changing the state by determining the screen display quality enhancement mode when the number of times the number of times of writing the memory write command is set is greater than or equal to the screen display quality enhancement mode.

상기와 같은 본 발명의 실시예들에 따른 디스플레이 드라이브 집적회로에 있어서, 추가 메모리 없이 하나의 풀 프레임 메모리만으로 화면표시품질을 개선하기 위한 증강모드를 구현할 수 있으므로 증강모드 타입의 칩 사이즈를 줄일 수 있으며 전류소모량을 줄일 수 있어서 고해상도 화면표시를 위한 스마트 폰과 같은 모바일 장치에 적합하다.In the display drive integrated circuit according to the embodiments of the present invention as described above, since the enhancement mode for improving the display quality can be implemented with only one full frame memory without additional memory, the chip size of the enhancement mode type can be reduced. The current consumption can be reduced, making it suitable for mobile devices such as smartphones for high resolution display.

본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned above may be clearly understood by those skilled in the art without departing from the spirit and scope of the present invention.

도 1은 본 발명에 의한 바람직한 일 실시예의 DDI의 블록도.
도 2a는 본 발명에 의한 DDI의 바람직한 일 실시예의 레이아웃도.
도 2b는 도 2a의 DDI의 레이아웃과 비교하기 위한 종래의 DDI의 레이아웃도.
도 3은 본 발명에 의한 모드 판별부의 바람직한 일 실시예의 회로도.
도 4는 증강 초기 천이 표시를 설명하기 위한 타이밍도.
도 5는 증강 종료 천이 표시를 설명하기 위한 타이밍도.
도 6은 본 발명의 전체 동작을 설명하기 위한 타이밍도.
도 7 내지 도 10은 본 발명에 의한 제어부의 각 동작 모드에 대응하는 이미지 데이터의 처리 상태를 설명하기 위한 개념도들.
도 11은 본 발명에 의한 바람직한 다른 실시예의 DDI의 블록도.1 is a block diagram of a DDI in a preferred embodiment of the present invention.
2A is a layout diagram of a preferred embodiment of the DDI according to the present invention;
FIG. 2B is a layout diagram of a conventional DDI for comparison with the layout of the DDI of FIG. 2A. FIG.
3 is a circuit diagram of a preferred embodiment of the mode discriminating unit according to the present invention;
4 is a timing diagram for explaining an enhanced initial transition display.
5 is a timing diagram for explaining an augmentation end transition display.
6 is a timing diagram for explaining the overall operation of the present invention.
7 to 10 are conceptual views for explaining a processing state of image data corresponding to each operation mode of the control unit according to the present invention.
11 is a block diagram of a DDI in another preferred embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.As the present invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Similar reference numerals have been used for the components in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof that has been described, and that one or more of them is present. It is to be understood that it does not exclude in advance the possibility of the presence or addition of other features or numbers, steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.On the other hand, if an embodiment is otherwise feasible, the functions or operations specified in a particular block may occur differently from the order specified in the flowchart. For example, two consecutive blocks may actually be performed at substantially the same time, and depending on the associated function or operation, the blocks may be performed backwards.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명에 의한 DDI의 블록도를 나타낸다.1 shows a block diagram of a DDI according to the present invention.

도면을 참조하면 DDI(100)는 인터페이스부(110), 모드 판별부(120), 제어부(130), 구동부(140), 메모리(150)를 포함한다.Referring to the drawing, the DDI 100 includes an interface unit 110, a mode determination unit 120, a controller 130, a driver 140, and a memory 150.

인터페이스부(110)는 호스트로부터 제공된 이미지 데이터 및 제어신호를 입력하고 DDI 제어상태신호를 호스트로 출력한다. 인터페이스부(110)는 CPU I/F, RGB I/F, SPI, MDDI 등의 인터페이스를 포함할 수 있다.The interface unit 110 inputs image data and control signals provided from the host and outputs a DDI control state signal to the host. The interface unit 110 may include interfaces such as CPU I / F, RGB I / F, SPI, and MDDI.

모드 판별부(120)는 DDI의 화면표시품질의 개선을 위한 동작모드, 즉 노말모드(normal mode)와 증강모드(enhance mode)를 판별하여 모드 판별신호를 발생한다. 본 발명에서 모드 판별부는 메모리 업데이트 속도를 측정하므로 업데이트 속도 측정부라 호칭하기도 한다. 상세 구성은 후술한다.The mode determination unit 120 generates a mode determination signal by determining an operation mode for improving the screen display quality of the DDI, that is, a normal mode and an enhancement mode. In the present invention, since the mode determining unit measures the memory update rate, it may be referred to as an update rate measuring unit. The detailed structure is mentioned later.

제어부(130)는 메모리(150)를 제어하여 입력된 이미지 데이터를 표시 데이터로 변환하여 구동부(140)에 제공한다. 제어부(130)는 모드 판별부(120)에서 발생된 모드 판별신호에 응답하여 표시 데이터의 표시품질을 개선하기 위한 증강모드로 동작할 것인지 아니면 노말모드로 동작할 것인지 결정한다.The controller 130 controls the memory 150 to convert the input image data into display data and provide the same to the driver 140. The controller 130 determines whether to operate in the enhanced mode or the normal mode in order to improve the display quality of the display data in response to the mode determination signal generated by the mode determination unit 120.

구동부(140)는 표시 데이터를 LCD 또는 OLED와 같은 표시패널의 데이터 라인 또는 소스라인에 제공한다.The driver 140 provides display data to a data line or a source line of a display panel such as an LCD or an OLED.

메모리(150)는 GRAM으로 풀 프레임 이미지 데이터를 저장하기 위한 저장용량을 가진다.The memory 150 has a storage capacity for storing full frame image data in GRAM.

도 2a는 본 발명에 의한 DDI의 바람직한 일 실시예의 레이아웃도를 나타내고, 도 2b는 도 2a의 DDI의 레이아웃과 비교하기 위한 종래의 DDI의 레이아웃도를 나타낸다.FIG. 2A shows a layout diagram of a preferred embodiment of the DDI according to the present invention, and FIG. 2B shows a layout diagram of a conventional DDI for comparison with the layout of the DDI of FIG. 2A.

도면을 참조하면 DDI(100) 칩의 중앙에는 제어부(130) 영역이 배치되고 제어부(130) 영역의 좌우에 메모리(150) 영역이 배치되고 상단에는 구동부(140) 영역이 배치되고 하단에는 인터페이스부(110) 영역이 배치된다. 제어부(130) 영역과 인터페이스부(110) 영역 사이에는 모드 판별부(120) 영역이 배치되고, 메모리(150) 영역과 인터페이스부(110) 영역 사이에는 전원부(160) 영역이 배치된다.Referring to the drawings, the controller 130 region is disposed at the center of the DDI 100 chip, the memory 150 region is disposed at the left and right sides of the controller 130 region, the driver 140 region is disposed at the upper end, and the interface unit is disposed at the lower end. An area 110 is disposed. The mode determination unit 120 area is disposed between the control unit 130 area and the interface unit 110 area, and the power supply unit 160 area is disposed between the memory 150 area and the interface unit 110 area.

구동부(140) 영역에는 표시패널의 소스라인과 연결되는 소스채널블록(142)을 포함하고 인터페이스부(110) 영역에는 입력패드(112)를 포함한다.The driver 140 includes a source channel block 142 connected to the source line of the display panel, and includes an input pad 112 in the interface 110.

본 발명에서 풀 프레임 메모리(150) 영역 중 좌측 GDRAM 0, GDRAM 1은 증강모드에서 제1 하프 프레임 메모리(152a)로 제공되고 우측 GDRAM 2, GDRAM 3은 증강모드에서 제2 하프 프레임 메모리(152b)로 제공될 수 있다.In the present invention, the left GDRAM 0 and the GDRAM 1 of the full frame memory 150 region are provided to the first half frame memory 152a in the augmented mode, and the right GDRAM 2 and GDRAM 3 are the second half frame memory 152b in the augmented mode. It may be provided as.

제어부(130)영역에는 제1인코더(134a), 제1디코더(134b), 제2인코더(134c), 제2 디코더(134d)를 포함한다. 제1인코더(134a)는 풀 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하며 제1디코더(134b)는 제1하프 프레임 메모리역(152a)에 압축 저장된 하프 프레임 이미지 데이터를 독출하여 풀 프레임 이미지 데이터로 신장시킨다. 제2인코더(134c)는 풀 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하며 제2디코더(134d)는 제2하프 프레임 메모리 영역(152b)에 압축 저장된 하프 프레임 이미지 데이터를 독출하여 풀 프레임 이미지 데이터로 신장시킨다.The controller 130 includes a first encoder 134a, a first decoder 134b, a second encoder 134c, and a second decoder 134d. The first encoder 134a compresses the full frame image data into half frame image data, and the first decoder 134b reads the half frame image data compressed and stored in the first half frame memory station 152a into full frame image data. Elongate. The second encoder 134c compresses the full frame image data into half frame image data, and the second decoder 134d reads the half frame image data compressed and stored in the second half frame memory area 152b into full frame image data. Elongate.

상술한 본 발명의 일실시예의 DDI 레이아웃과 도 2b에 도시한 종래의 DDI 레이아웃을 비교하면 종래의 DDI(200) 칩에서는 메모리(250)에 풀 프레임 메모리(GRAM0~GRAM3)이외에 하프 프레임 메모리(GRAM H0~GRAM H3)가 더 포함되므로 추가된 하프 프레임 메모리(GRAM H0~GRAM H3)가 차지하는 면적만큼 DD1 칩 사이즈가 더 크다. 물론 본 발명의 제어부(130)와 비교하여 종래의 제어부(230) 내에 이미지 데이터를 처리하기 위한 인코더 및 디코더 구성이 없다.Comparing the DDI layout of the above-described embodiment of the present invention with the conventional DDI layout shown in FIG. 2B, in the conventional DDI 200 chip, the memory 250 includes a half frame memory (GRAM) in addition to the full frame memories (GRAM0 to GRAM3). Since H0 to GRAM H3 are further included, the DD1 chip size is larger by the area occupied by the added half frame memory (GRAM H0 to GRAM H3). Of course, there is no encoder and decoder configuration for processing image data in the conventional control unit 230 compared to the control unit 130 of the present invention.

전체적으로 본 발명에서 인코더 및 디코더를 포함하는 제어부(130)의 사이즈 증가 보다는 별도의 하프 메모리를 제거한 메모리(150)의 면적 감소 효과가 상대적으로 훨씬 더 크기 때문에 DDI 칩 사이즈 감소효과가 매우 크다.Overall, the area reduction effect of the memory 150 from which the separate half memory is removed is much greater than the size increase of the control unit 130 including the encoder and the decoder in the present invention, so the DDI chip size reduction effect is very large.

도 3은 본 발명에 의한 모드 판별부의 바람직한 일 실시예의 회로도를 나타낸다. 도 4는 증강 초기 천이 표시를 설명하기 위한 타이밍도이고, 도 5는 증강 종료 천이 표시를 설명하기 위한 타이밍도이고, 도 6은 본 발명의 전체 동작을 설명하기 위한 타이밍도를 나타낸다.3 is a circuit diagram of a preferred embodiment of the mode discriminating unit according to the present invention. 4 is a timing diagram for explaining an augmentation initial transition display, FIG. 5 is a timing diagram for explaining an augmentation end transition display, and FIG. 6 is a timing diagram for explaining an overall operation of the present invention.

도면을 참조하면, 모드 판별부(120)는 제1카운터(122), 제2카운터(124) 및 신호 발생부(126)를 포함한다. 모드 판별부(120)는 호스트와 별도로 디스플레이 드라이브 집적회로 자체에서 메모리 업데이트 속도를 측정하여 현재 표시되는 이미지 데이터가 스틸 이미지인지 아니면 무빙 이미지 인지를 독립적으로 판별하는 데 매우 유용하다. 이는 호스트와 인터페이스 오류로 인하여 관련 정보 제공이 없더라도 독자적으로 현재 표시될 이미지가 스틸 이미지인지 아니면 무빙 이미지인지를 판별하기 위함이다.Referring to the drawing, the mode determination unit 120 includes a first counter 122, a second counter 124, and a signal generator 126. The mode determination unit 120 is very useful for independently determining whether the currently displayed image data is a still image or a moving image by measuring the memory update rate in the display drive integrated circuit itself separately from the host. This is to determine whether an image to be displayed on its own is a still image or a moving image even if there is no related information due to a host and interface error.

제1카운터(122)는 m진 카운터, 예컨대 6진 카운터(CNT1)로 구성되고 수직동기신호(Vsync)를 클럭 입력하여 6개 수직동기펄스마다 리셋되어 프레임 수를 1부터 6까지를 반복적으로 카운트한다.The first counter 122 is composed of an m-ary counter, for example, a hex counter CNT1, and clocks the vertical synchronization signal Vsync to reset every six vertical synchronization pulses to repeatedly count the number of frames from 1 to 6. do.

제2카운터(124)는 n진 카운터, 예컨대 4진 카운터(CNT2)로 구성되고 메모리 기입 명령(MWC)신호를 클럭 입력하고 제1카운터(122)의 최상위 비트와 티어링 효과 출력신호(TE)를 앤드게이트(G1)로 조합한 리셋신호에 의해 리셋된다. 따라서 6 프레임기간 동안 메모리 기입명령신호의 발생횟수가 4회 이상이면 업데이트 속도가 무빙 이미지 업데이트 속도로 측정하고 4회 미만, 즉 3회이하이면 스틸 이미지 업데이트 속도로 측정한다. 여기서 티어링 효과 출력신호(TE)에 의해 제2카운터를 리셋시킴으로써 표시화면의 티어링 발생을 차단시킬 수 있다.The second counter 124 is configured of an n-ary counter, for example, a quadrature counter CNT2, and clocks a memory write command (MWC) signal, and outputs the most significant bit of the first counter 122 and the tiering effect output signal TE. It is reset by the reset signal combined with the AND gate G1. Therefore, if the number of occurrences of the memory write command signal is four or more times in the six frame periods, the update rate is measured at the moving image update rate. Here, the generation of the tearing of the display screen may be blocked by resetting the second counter by the tearing effect output signal TE.

신호 발생부(126)는 앤드게이트(G3, G4, G7), 인버터(G2, G5, G6) 및 D 플립플롭(FF1, FF2)을 포함한다.The signal generator 126 includes the AND gates G3, G4, and G7, the inverters G2, G5, and G6, and the D flip-flops FF1 and FF2.

플립플롭(FF1)은 카운터(CNT1)의 최상위 비트값과 카운터(CNT2)의 최상위 비트값이 모두 하이상태, 논리"1"상태이면 클럭신호(CK)가 클럭입력단자에 인가되므로 정출력단자(D)에 하이상태신호가 래치된다(도 4 참조). 하이상태신호가 래치되면 인버터(G6)를 통해 앤드게이트(G3)가 닫치게 되므로 이후의 플립플롭(FF1)의 클럭입력이 차단되므로 정출력단자(D)의 출력신호상태는 하이상태로 유지된다(Moving On 검출).In the flip-flop FF1, when the most significant bit value of the counter CNT1 and the most significant bit value of the counter CNT2 are both high and logical " 1 " state, the clock signal CK is applied to the clock input terminal. The high state signal is latched in D) (see Fig. 4). When the high state signal is latched, the AND gate G3 is closed through the inverter G6. Since the clock input of the subsequent flip-flop FF1 is blocked, the output signal state of the constant output terminal D is kept high. (Moving On detection).

한편 플립플롭(FF2)은 카운터(CNT1)의 최상위 비트값이 하이상태이고 카운터(CNT2)의 최상위 비트값이 로우상태이면 인버터(G2)를 통해 앤드게이트(G4)에 인가된다. 그러므로 앤드 게이트(G4)가 개방되어 클럭신호(CK)가 클럭입력단자에 인가되어 정출력단자(D)에 하이상태신호가 래치되고 부출력단자(DB)에 로우상태신호가 래치된다(도 5참조). 하이상태신호가 래치되면 인버터(G5)를 통해 앤드게이트(G4)에 인가되므로 앤드게이트(G4)를 통해 클럭입력이 차단된다. 따라서 플립플롭(FF2)의 클럭입력에 클럭신호 입력이 없게 되므로 정출력단자(D)의 출력신호상태는 하이상태로 유지된다(Moving Off 검출).The flip-flop FF2 is applied to the AND gate G4 through the inverter G2 when the most significant bit value of the counter CNT1 is high and the most significant bit value of the counter CNT2 is low. Therefore, the AND gate G4 is opened to apply the clock signal CK to the clock input terminal so that the high state signal is latched to the positive output terminal D and the low state signal is latched to the sub output terminal DB (Fig. 5). Reference). When the high state signal is latched, it is applied to the AND gate G4 through the inverter G5, and the clock input is cut off through the AND gate G4. Therefore, since the clock signal input is not inputted to the clock input of the flip-flop FF2, the output signal state of the constant output terminal D is kept high (moving off detection).

플립플롭(FF2)의 정출력신호가 하이상태로 되면 플립플롭(FF1)의 리셋단자(R)에 인가되면 플립플롭(FF1)은 리셋되므로 정출력단자(D)의 출력신호는 하이상태에서 로우상태로 리셋된다.When the positive output signal of the flip-flop FF2 becomes high, the flip-flop FF1 is reset when the positive output signal of the flip-flop FF1 is applied to the reset terminal R of the flip-flop FF1. The state is reset.

마찬가지로 플립플롭(FF1)의 정출력신호가 하이상태로 되면 플립플롭(FF2)의 리셋단자(R)에 인가되면 플립플롭(FF2)은 리셋되므로 정출력단자(D)의 출력신호는 하이상태에서 로우상태로 리셋된다.Similarly, when the positive output signal of the flip-flop FF1 becomes high, the flip-flop FF2 is reset when it is applied to the reset terminal R of the flip-flop FF2. Therefore, the output signal of the positive output terminal D is kept high. Reset to low state.

그러므로 플립플롭(FF1,FF2)는 서로 상반된 상태로 토글동작된다. 앤드게이트(G6)를 통해 플립플롭(FF1)의 정출력신호와 플립플롭(FF2)의 부출력신호를 조합하여 최종 모드판별신호(Moving Enable)를 발생한다.Therefore, the flip-flops FF1 and FF2 are toggled in opposite states. The final mode discrimination signal (Moving Enable) is generated by combining the positive output signal of the flip-flop FF1 and the sub-output signal of the flip-flop FF2 through the AND gate G6.

그러므로 도 6을 참조하면 모드판별신호(IP enable)에 응답하여 제어부(130)는 1-A(Normal Image Display), 1-B(증강모드 천이 표시), 1-C(Enhance Image Display), 1-D(노말모드 천이 표시), 1-A(Normal Image Display)로 표시제어상태를 제어한다.Therefore, referring to FIG. 6, in response to the mode discrimination signal (IP enable), the controller 130 includes 1-A (Normal Image Display), 1-B (Enhanced Mode Transition Display), 1-C (Enhance Image Display), and 1-C. -D (normal mode transition display), 1-A (Normal Image Display) to control the display control status.

메모리(150)는 노말모드, 즉 Display Enhance IP off 모드에서는 풀 프레임 메모리(GRAM0~GRAM3)로 동작하고, 1-B(증강모드 천이 표시), 1-C(Enhance Image Display), 1-D(노말모드 천이 표시)에 해당하는 증강모드, 즉 Display Enhance IP on 모드에서는 두 개의 하프 프레임 메모리(GRAM0, GRAM1)(152a), (GRAM2, GRAM3)(152B)로 각각 분리되어 동작한다.The memory 150 operates in full frame memory (GRAM0 to GRAM3) in normal mode, that is, in Display Enhance IP off mode, 1-B (enhanced mode transition display), 1-C (Enhance Image Display), and 1-D ( In the enhanced mode corresponding to the normal mode transition display, that is, the Display Enhance IP on mode, the two half-frame memories (GRAM0 and GRAM1) 152a and (GRAM2 and GRAM3) 152B are separately operated.

도 7 내지 도 10은 제어부(130)의 각 동작 모드에 대응하는 이미지 데이터의 처리 상태를 나타낸 개념도들이다.7 to 10 are conceptual views illustrating processing states of image data corresponding to respective operation modes of the controller 130.

도 7을 참조하면, 제어부(130)는 노말모드, 즉 1-A 동작모드에서는 스틸 이미지 데이터들이 압축없이 메모리(150)에 풀 프레임 방식으로 저장하고 풀 프레임 이미지 데이터들이 화면표시품질의 처리없이 직접 구동부(140)를 통해 표시패널로 전달하여 표시한다.Referring to FIG. 7, in the normal mode, that is, the 1-A operation mode, the controller 130 stores the still image data in the memory 150 without compression, and the full frame image data is directly stored without processing the display quality. The display is transmitted to the display panel through the driving unit 140.

도 8을 참조하면, 제어부(130)는 증강모드 초기, 1-B 증강모드 천이 표시 동작모드에서는 현재 풀 프레임 무빙 이미지 데이터를 제1인코더(134a) 및 제2인코더(134c)에 각각 공급하여 하프 프레임 무빙 이미지 데이터로 압축한 다음에 하프 프레임 메모리 영역(152a, 152b)에 각각 저장한다. 이어서 하프 프레임 메모리 영역(152a)에 저장된 압축된 이미지 데이터를 독출하여 제1디코더(134b)에서 신장시켜 원래의 풀 프레임 이미지 데이터로 복원시킨다. 복원된 풀 프레임 이미지 데이터는 증강처리부(134e)에서 화면표시품질 개선처리 없이 직접 구동부(140)를 통해 표시패널로 전달되어 표시된다.Referring to FIG. 8, the controller 130 supplies half the current full frame moving image data to the first encoder 134a and the second encoder 134c in the augmentation mode initial mode and the 1-B augmentation mode transition display operation mode. It is compressed to frame moving image data and then stored in the half frame memory areas 152a and 152b, respectively. Subsequently, the compressed image data stored in the half frame memory area 152a is read out and expanded by the first decoder 134b to restore the original full frame image data. The reconstructed full frame image data is transferred from the augmentation processor 134e to the display panel through the direct drive unit 140 without the screen display quality improvement process.

도 9를 참조하면, 제어부(130)는 증강모드, 1-C 증강 이미지 표시 동작모드에서는 현재 풀 프레임 무빙 이미지 데이터를 제1인코더(134a) 공급하여 하프 프레임 무빙 이미지 데이터로 압축한 다음에 하프 프레임 메모리 영역(152a)에 저장한다. 이어서 하프 프레임 메모리 영역(152a)에 저장된 압축된 이미지 데이터를 독출하여 제1디코더(134b)에서 신장시켜 원래의 풀 프레임 이미지 데이터로 복원시킨다. 동시에 하프 프레임 메모리 영역(152b)에 저장된 압축된 이미지 데이터를 독출하여 제2디코더(134d)에서 신장시켜 원래의 풀 프레임 이미지 데이터로 복원시킨다. 복원된 현재 및 이전 풀 프레임 이미지 데이터들은 동일한 이미지 데이터이거나 각각 이전 및 현재 이미지 데이터일 수도 있다.Referring to FIG. 9, in the augmentation mode and the 1-C augmentation image display operation mode, the controller 130 supplies the current full frame moving image data to the first encoder 134a and compresses the half frame moving image data into a half frame. It is stored in the memory area 152a. Subsequently, the compressed image data stored in the half frame memory area 152a is read out and expanded by the first decoder 134b to restore the original full frame image data. At the same time, the compressed image data stored in the half frame memory area 152b is read out, extended by the second decoder 134d, and restored to the original full frame image data. The reconstructed current and previous full frame image data may be the same image data or previous and current image data, respectively.

복원된 현재 및 이전 풀 프레임 이미지 데이터들은 증강 처리부(134e)에서 화면표시품질 개선 처리된 다음에 구동부(140)를 통해 표시패널로 전달하여 표시하고, 또한 제2인코더(134c)를 통해 하프 프레임 이미지로 압축시켜 이전 이미지 데이터로 하프 프레임 메모리 영역(152b)에 저장한다.The reconstructed current and previous full frame image data are processed by the augmentation processor 134e to improve the display quality and then transmitted to the display panel through the driving unit 140 for display. Also, the half frame image is transferred through the second encoder 134c. The image data is stored in the half frame memory area 152b as the previous image data by compression.

도 10을 참조하면, 제어부(130)는 증강모드 종료모드, 즉 1-D 증강 이미지 종료표시 동작모드에서는 제1하프 이미지 메모리 영역(152a)로부터 압축된 이미지 데이터를 독출하여 제1디코더(134b)에서 풀 프레임 이미지 데이터로 복원시키고 복원된 이미지 데이터를 화면표시품질 개선처리 없이 직접 구동부(140)를 통해 표시패널로 전달하여 표시한다.Referring to FIG. 10, the controller 130 reads the compressed image data from the first half image memory area 152a in the augmentation mode end mode, that is, the 1-D augmented image end display operation mode, to thereby decode the first decoder 134b. Restores to full frame image data and transfers the restored image data to the display panel through the direct driver 140 without display screen quality improvement.

도 11은 본 발명에 의한 바람직한 다른 실시예의 DDI의 블록도를 나타낸다.11 shows a block diagram of a DDI of another preferred embodiment according to the present invention.

도면을 참조하면, 다른 실시예의 DDI(300)는 인터페이스부(310), 업데이트 속도 측정부(320), 제어부(330), 구동부(340), 메모리(350)를 포함한다. 다른 실시예는 상술한 일실시예와 비교하여 속도 측정부(320)의 구성만 다르고 나머지 구성요소들, 즉 인터페이스부(310), 제어부(330), 구동부(340), 메모리(350)는 동일 구성이므로 구체적인 설명은 생략한다.Referring to the drawings, the DDI 300 according to another embodiment includes an interface unit 310, an update rate measuring unit 320, a controller 330, a driver 340, and a memory 350. Another embodiment is different from the above-described embodiment only the configuration of the speed measuring unit 320 and the other components, that is, the interface unit 310, the controller 330, the driver 340, the memory 350 is the same The detailed description is omitted because it is a configuration.

DDI(300)의 업데이트 속도 측정부(320)는 인터페이스부(310)를 통하여 호스트로부터 모드제어신호(MCS)를 공급받아 현재 입력되는 이미지 데이터가 무빙 이미지인지 아니면 스틸 이미지인지를 판별하는 업데이트 속도 측정신호(UDVS)를 생성하여 제어부(330)에 제공한다. 업데이트 속도 측정부(320)는 레지스터, 플립플롭, 래치회로 또는 로직 게이트 등으로 구성될 수 있다. The update rate measuring unit 320 of the DDI 300 receives the mode control signal MCS from the host through the interface unit 310 and measures the update rate to determine whether the currently input image data is a moving image or a still image. The signal UDVS is generated and provided to the controller 330. The update rate measuring unit 320 may be composed of a register, a flip-flop, a latch circuit or a logic gate.

그러므로 제어부(330)는 업데이트 속도 측정부(310)를 통해 호스트로부터 제공된 모드 제어신호(MCS)에 의해 생성된 업데이트 속도 측정신호(UDVS)에 응답하여, 무빙 이미지 입력 모드이면 업데이트 속도를 무빙 이미지업데이트 속도로 판단하고 메모리(350)를 두 개의 하프 메모리로 분리하여 무빙 이미지를 화면표시품질 증강모드로 처리하여 표시데이터로 출력한다. 한편 업데이트 속도 측정신호(UDVS)에 의해 스틸 이미지 입력 모드이면 업데이트 속도를 스틸 이미지 업데이트 속도로 판단하고 메모리(350)를 하나의 풀 프레임 메모리로 사용하여 스틸이미지를 화면표시품질 노말모드로 처리하여 표시데이터로 출력한다.Therefore, the control unit 330 in response to the update rate measurement signal (UDVS) generated by the mode control signal (MCS) provided from the host through the update rate measurement unit 310, if the moving image input mode moving image update Judging by the speed, the memory 350 is divided into two half memories, and the moving image is processed in the display display quality enhancement mode and output as display data. On the other hand, if the still image input mode is determined by the update rate measurement signal (UDVS), the update rate is determined as the still image update rate, and the memory 350 is used as one full frame memory to process and display the still image in normal display mode. Output as data.

그러므로 다른 실시예는 호스트로부터 업데이트 속도정보를 입력받아 처리하므로 업데이트 속도 측정부의 회로구성을 일실시예와 비교하여 간단하게 구성할 수 있다.Therefore, since the other embodiment receives and processes the update rate information from the host, the circuit configuration of the update rate measuring unit can be simply configured compared with the embodiment.

상기 블록도와 개념도에 나타난 각각의 블록 또는 블록의 집합들의 동작이나 기능들은 하드웨어 또는 소프트웨어 기반으로 다양한 형태로 구현될 수 있음을 이해하여야 한다. 상기 블록도와 개념도에 나타난 블록 또는 블록의 집합들의 동작이나 기능을 구현하기 위한 구조나 수단을 생성할 수 있도록, GPP(General Purpose Processor), SPP(Special Purpose Processor)를 탑재한 컴퓨터, 그 외 프로그램이 가능한 장치에 의해 소프트웨어 기반으로도 구현될 수 있음을 이해하여야 한다.It is to be understood that the operations or functions of each block or sets of blocks shown in the block diagram and the conceptual diagram may be implemented in various forms based on hardware or software. A computer equipped with a general purpose processor (GPP), a special purpose processor (SPP), and other programs may be used to create a structure or means for implementing the operation or function of the block or sets of blocks shown in the block diagram and the conceptual diagram. It should be understood that the device may also be implemented on a software basis.

이상 본 발명의 실시예들에 따른 디스플레이 드라이브 집적회로에 대하여 설명의 편의를 위하여 구체적인 모드 판별부의 실시예를 들어 특정회로구성으로 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 로직회로 구성으로 변형될 수 있음을 이해하여야 할 것이다.The display drive integrated circuit according to the exemplary embodiments of the present invention has been described with reference to a specific circuit configuration, for example, for convenience of description. However, various logic circuit configurations are within the scope of the technical idea of the present invention. It will be appreciated that the present invention may be modified as such.

본 발명은 디스플레이 드라이브 집적회로를 포함하는 임의의 장치에 유용하게 이용될 수 있고, 특히 모바일 기기, 스마트 폰 또는 태블릿 피시등의 디스플레이 장치 등에 더욱 유용하게 이용될 수 있다.The present invention can be usefully used for any device including a display drive integrated circuit, and more particularly, for a display device such as a mobile device, a smart phone, or a tablet fish.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to a preferred embodiment of the present invention, but those skilled in the art may vary the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be understood that modifications and changes can be made.

Claims (10)

하나의 풀 프레임 메모리;
화면표시품질의 노말모드와 증강모드를 판별하는 모드 판별부; 및
상기 모드 판별부의 판별 결과에 응답하여 노말모드에서는 상기 하나의 풀 프레임 메모리에 비압축 프레임 이미지 데이터를 저장하고, 표시품질 증강모드에서는 상기 하나의 풀 프레임 메모리를 제1 및 제2 하프 프레임 메모리 영역들로 분리하고 상기 제1 하프 프레임 메모리 영역에는 이전 프레임 이미지를 압축하여 저장하고, 상기 제2 하프 프레임 메모리 영역에는 현재 프레임 이미지를 압축하여 저장하는 제어부를 구비한 것을 특징으로 하는 디스플레이 드라이브 집적회로.One full frame memory;
A mode determination unit for discriminating the normal mode and the augmentation mode of the screen display quality; And
In response to the determination result of the mode determining unit, the uncompressed frame image data is stored in the one full frame memory in the normal mode, and the one full frame memory is stored in the first and second half frame memory regions in the display quality enhancement mode. And a control unit for compressing and storing a previous frame image in the first half frame memory area, and compressing and storing a current frame image in the second half frame memory area. 제1항에 있어서, 상기 제어부는
상기 제1 하프 프레임 메모리에 저장할 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하는 제1인코더;
상기 제1 하프 프레임 메모리로부터 독출된 하프 프레임 이미지 데이터를 풀 프레임 이미지 데이터로 신장하는 제1디코더;
상기 제2 하프 프레임 메모리에 저장할 프레임 이미지 데이터를 하프 프레임 이미지 데이터로 압축하는 제2인코더; 및
상기 제2 하프 프레임 메모리로부터 독출된 하프 프레임 이미지 데이터를 풀 프레임 이미지 데이터로 신장하는 제2디코더를 구비한 것을 특징으로 하는 디스플레이 드라이브 집적회로.The apparatus of claim 1, wherein the control unit
A first encoder compressing frame image data to be stored in the first half frame memory into half frame image data;
A first decoder which extends the half frame image data read from the first half frame memory into full frame image data;
A second encoder compressing frame image data to be stored in the second half frame memory into half frame image data; And
And a second decoder which extends the half frame image data read from the second half frame memory into full frame image data. 제1항에 있어서, 상기 제어부는
증강모드 초기에는
상기 제1 및 제2 하프 프레임 메모리영역들에 각각 현재 프레임 이미지 데이터를 압축하여 저장하고, 상기 제1 하프 프레임 메모리 영역에 저장된 이미지 데이터를 독출하여 신장시켜 표시 데이터로 출력하고,
증강모드 종료시에는 제1하프 프레임 메모리 영역에 저장된 이미지 데이터를 독출하여 신장시켜 표시 데이터로 출력하는 이미지 표시 천이모드를 수행하는 것을 특징으로 하는 디스플레이 드라이브 집적회로.The apparatus of claim 1, wherein the control unit
Initially in augmentation mode
Compressing and storing current frame image data in the first and second half frame memory regions, respectively, reading and extending image data stored in the first half frame memory region, and outputting the image data as display data;
And an image display transition mode in which the image data stored in the first half frame memory area is read, expanded, and output as display data when the augmentation mode ends. 제1항에 있어서, 상기 모드 판별부는
수직동기신호에 동기되어 프레임을 m씩 카운트하는 제1카운터;
상기 m 프레임 범위 내에서 발생되는 메모리 기입명령의 발생횟수를 카운트하는 제2카운터; 및
상기 m 프레임 범위 내에서 카운트된 메모리 기입명령 발생횟수가 설정된 횟수 이상이면 화면표시품질 증강모드로 판별하고, 미만이면 화면표시품질 노말모드로 판별하여 상태가 천이되는 모드 판별신호를 발생하는 신호 발생부를 구비한 것을 특징으로 하는 디스플레이 드라이브 집적회로.The method of claim 1, wherein the mode determination unit
A first counter that counts the frames by m in synchronization with the vertical synchronization signal;
A second counter that counts the number of occurrences of a memory write command occurring within the m frame range; And
A signal generator for generating a mode determination signal for transitioning to a state of transition to a screen display quality normal mode when the number of occurrences of a memory write command counted within the m frame range is greater than or equal to a set number of times, and to a screen display quality normal mode if less than a predetermined number of times. Display drive integrated circuit comprising: 제4항에 있어서, 상기 제2카운터는
상기 제1카운터의 출력값이 m일 때 티어링 효과 출력신호(TE)에 동기되어 리셋되는 것을 특징으로 하는 디스플레이 드라이브 집적회로.The method of claim 4, wherein the second counter
And when the output value of the first counter is m, reset in synchronization with a tearing effect output signal (TE). 제1항에 있어서, 상기 노말모드는 스틸 이미지 화면 표시모드이고 상기 증강모드는 무빙 이미지 화면 표시 모드인 것을 특징으로 하는 디스플레이 드라이브 집적회로.The display drive integrated circuit of claim 1, wherein the normal mode is a still image screen display mode and the augmentation mode is a moving image screen display mode. 제1항에 있어서, 상기 모드 판별부는 호스트로부터 제공된 모드제어신호에 응답하여 증강모드와 노말모드를 판별하는 것을 특징으로 하는 디스플레이 드라이브 집적회로.The display drive integrated circuit of claim 1, wherein the mode determination unit determines an enhancement mode and a normal mode in response to a mode control signal provided from a host. 이미지 업데이트 속도를 측정하여 업데이트 속도 측정신호를 발생하는 업데이트 속도 측정부;
상기 업데이트 속도 측정신호에 응답하여, 무빙 이미지 업데이트 속도이면 풀 프레임 메모리를 두 개의 하프 메모리로 분리하여 무빙 이미지를 화면표시품질 증강모드로 처리하여 표시데이터로 출력하고, 스틸 이미지 업데이트 속도이면 풀 프레임 메모리를 하나의 풀 프레임 메모리로 사용하여 스틸이미지를 화면표시품질 노말모드로 처리하여 표시데이터로 출력하는 제어부를 디스플레이 드라이브 집적회로.An update rate measuring unit measuring an image update rate and generating an update rate measuring signal;
In response to the update rate measurement signal, the moving frame is divided into two half memories at the moving image update rate, and the moving image is processed in the display quality enhancement mode and output as display data. And a control unit for processing a still image in a screen display quality normal mode and outputting the display data as a single full frame memory. 제8항에 있어서, 상기 업데이트 속도 측정부는
수직동기신호에 동기되어 프레임을 m씩 카운트하는 제1카운터;
상기 m 프레임 범위 내에서 발생되는 메모리 기입명령의 발생횟수를 카운트하는 제2카운터; 및
상기 m 프레임 범위 내에서 카운트된 메모리 기입명령 발생횟수가 설정된 횟수 이상이면 화면표시품질 증강모드로 판별하고, 미만이면 화면표시품질 노말모드로 판별하여 상태가 천이되는 모드 판별신호를 발생하는 신호 발생부를 구비한 것을 특징으로 하는 디스플레이 드라이브 집적회로.The method of claim 8, wherein the update rate measuring unit
A first counter that counts the frames by m in synchronization with the vertical synchronization signal;
A second counter that counts the number of occurrences of a memory write command occurring within the m frame range; And
A signal generator for generating a mode determination signal for transitioning to a state of transition to a screen display quality normal mode when the number of occurrences of a memory write command counted within the m frame range is greater than or equal to a set number of times, and to a screen display quality normal mode if less than a predetermined number of times. Display drive integrated circuit comprising: 제8항에 있어서, 상기 업데이트 속도 측정부는 호스트로부터 제공된 모드제어신호를 입력하고 입력된 모드제어신호에 응답하여 상기 제어부에 업데이트 속도 판단신호를 제공하는 것을 특징으로 하는 디스플레이 드라이브 집적회로.The display drive integrated circuit of claim 8, wherein the update rate measuring unit inputs a mode control signal provided from a host and provides an update rate determination signal to the controller in response to the input mode control signal.
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